求助 简单verilog程序
时间：10-02
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default:Bout=4'bX; endcase endmodule 都不好意思问了,这个程序是bcd码转为余3码的程序。可是用Modelsim怎么编译...第8行,near"=": syntax error,unexpected'=',expecting "IDENTIFIER"or'#'or'('.不明白
代码都没帖全，怎么看啊
一个个怎么都这么牛啊什么绝密?舍不得让人看
是啊
小编
我本来想找的
这样子，就没办法帮你的忙了，呵呵