问一个老生常谈的问题

问题是： DUT定义了一个inout端口，在testbench中用哪种类型的net和它连接?
我在网上查了一下，比较多的解决方法是wire＋reg＋assign的方法，感觉比较麻烦。
前段时间在用icfb的时候，建立了原理图，用verilog模型仿真，verilog－xl自动生成testbech的头，我只需要修改激励，
其中inout端口对应的名称是xxx_io，可以直接赋值为Z，
可惜我无法看到verilog－xl自动生成的testbench头，
所以帮我思考一下，它是怎么解决的?
多谢！

我看到的就是这个方法

你们说的不大懂，
我以前做的project中chip出来的inout signal，
在tb_top上用一个双向pad把它分开，in和激励相连，
out连到check_module，不知通用吗

我想chip内也是用双向pad将两根线合成一根inout线，
不会在chip内用tristate吧，

当然用反相控制tristate也可以吧，
其实双向pad也就是一个tristate，

双向pad是什么...?

assign r_track[0] = (r_track_io[0]==1'b0 | r_track_io[0]==1'b1)?r_track_io[0]:1'bz ;

r_track[0]是wire类型
r_track_io[0]是reg类型

在initial进程中直接对r_track_io[0]赋值就行了

不知道这样可不可以?