！ digital questions in interview (经典奉献)！

1.
What is the output of AND gate in the circuit below, when A and B are as in waveform? Tp is the gate delay of respective gate.





2. Identify the circuit below, and its limitation.


3. Referring to the diagram below, briefly explain what will happen if the propagation delay of the clock signal in path B is much too high compared to path A. How do we solve this problem if the propagation delay in path B can not be reduced ?




以上三题，欢迎高手来讨论以下， 偶没有什么思路，郁闷死，看了一下午。

1、有点考“竞争冒险”的意思，就是各个路径的延时不同，如果不容易看出，可以在每个门的输出端假设一个信号，然后根据门的延时，一步步推出最终的输出Y，应该不难。
2、就是一个奇偶校验电路。limitation：关键延时电路路径太长，D4要等到前面所有的异或进行完才开始，有点类似于行波加法器的意味。改进：可以让D1,D2异或，D3,D4异或，然后二者的结果异或，采用并行节约时间。
3、主要考察的clock skew,如果过大，就会发生：第一个D触发器的输出直接输出到第二个触发器的输出，相当于用两个触发器产生一个触发器的效果，与设计相背。可以有很多方法来解决clock skew，比如增加延时电路，增加使能端等。

自己的理解，不足之处，欢迎大家继续补充。

多谢yqyhaohan

第一题能说下结果么? 我也算算，呵呵

第二题 被你这么一提，想起来前几天才在书上看到过， 这样子串行的，最好改成是 并行的，就是你说的那种改法。呵呵

想请教 yqyhaohan大哥，为什么 clock skew过大，第一个D触发器的输出直接输出到第二个触发器的输出?

可能是我 clock skew 和 propagation delay的概念还没有弄清楚，呵呵

谢谢了。

就是你一步步推导时序延迟关系，只要细心点就可以，我初步画了一下时序，Y的输出只有9000ps——10000ps为高，其余为低。

我说的只是其中的一个后果，也可能产生亚稳态，甚至逻辑错误。这要看clock skew 和第一个触发器的延迟情况。
你这么想嘛：比如第一个触发器产生输出，而此时第一个触发器的时钟尚未触发（因为clock skew)，如果碰巧，第二个触发器的时钟正好在第一个触发器的输出进入第二个触发器的输入时触发，那么第二个触发器又输出，这个输出的结果不正好就是第一个触发器的输入么?

第三个问题
由于clock skew的原因，在第三个问题里会产生setup-timie violation.
因为B的始终抓信号的时候过晚，造成A打出来的信号已经变化了。
所以B所连的触发器应该一直保持reset之后的值。

以前对打两拍让数据同步的时序一直没仔细看，昨天仔细一看，发现想不明白了。

bdat2上面的数据是 通过 clkb的上升沿来采样的，但是在 同步的两个ff中第二个ff采样的时候，由于第一个出来的是亚稳态，第二个采样到的 不是也会出现setup time viloation的问题吗?

第二拍并不是非得对“亚稳态”的数据采样啊。我感觉这个是个概率问题，如果每个ff出现亚稳态的概率为a，那么两个就是a×a，概率自然降低。两个ff的概率已经足够小，没有必要再多ff同步。