关于频率转换器的问题(verilog HDL写的)

我写了一个频率转换器的verilog HDL程序(50转换到20),但是在做时间仿真时候总是出现错误:
Fatal Error 13000: Error reading PLA file e:\tf\program\cpld\p84\p167.tt4
不知道是什么原因造成的,请指教！
程序如下:
module p167( in,rst,out);
parameter delay_time=50;
input in,rst;
output out;
reg mid,out; //mid,out的初始默认值都是0
integer counter;
always@(in)
begin
if(rst==0)
begin
counter=0;
mid=0;
end
else if(counter==4)
begin
mid=~mid;
counter=0;
end
else
counter=counter+1;
end
always@(mid)
begin
if(rst==0)
out=0;
else
begin
out=~out;
#delay_time out=~out;
end
end
endmodule

[求助]关于频率转换器的问题(verilog HDL写的)
`timescale 1ns/1ns
module p167( in,rst,out);
parameter delay_time=25;
input in,rst;
output out;
reg mid,out; //mid,out的初始默认值都是x
integer counter;
always@(in)
begin
if(rst==0)
begin
counter=0;
mid=0;
end
else if(counter==4)
begin
mid=~mid;
counter=0;
end
else
counter=counter+1;
end
always@(mid)
begin
if(rst==0)
out=0;
else
begin
out=~out;
#delay_time out=~out;
end
end
endmodule

[求助]关于频率转换器的问题(verilog HDL写的)
好好看书吧同志