上面是反标的SDF文件里面的一些信息，有一些疑问？
(HOLD (negedge D) (posedge CK) (-0.037:-0.059:-0.059))
(SETUP (posedge D) (posedge CK) (0.050:0.050:0.050))
(SETUP (negedge D) (posedge CK) (0.255:0.291:0.291))
上面是反标的SDF文件里面的一些信息：
1、对于D信号，它的上升沿和下降沿都是相对于同一个参考事件，也就是时钟CK的上升沿，为什么它们的的保持时间不一样呢?并且还是一个为正，一个为负呢?
2、对于建立时间也是相差很大，他们的路径应该都是一样的呀?是什么原因造成这种现象的呢?
上面是反标的SDF文件里面的一些信息，有一些疑问?
CMOS管的充电和放电时间可以设计成不一样的，以满足不同的设计要求。
另外你看posedge和negedge的setup和hold生成的时间窗大小其实还是差不多的。
也就是说，某个触发器可能0到1时较快，但hold时间要长。1到0时较慢，但hold时间可以很小，甚至可以为负。负值的意思是说时钟还没到，就可以撤销了。
上面是反标的SDF文件里面的一些信息，有一些疑问?
另外你看posedge和negedge的setup和hold生成的时间窗大小其实还是差不多的
对于你上面的话
是不是对同一个信号的不同变化沿setup和hold的决定的时序违背窗基本上都是一样的亚 ，也就是 不变化亚 ！
上面是反标的SDF文件里面的一些信息，有一些疑问?
由于触发器内部管子不是只有一级，所以可能最后总值确实应该没多大区别。
上面是反标的SDF文件里面的一些信息，有一些疑问?
由于触发器内部管子不是只有一级，所以可能最后总值确实应该没多大区别
请问触发器内部管子不是只有一级，是不是只基本RS触发器什么的?
还是指别的呢?
为什么基本上都差不多大呢? 时序违背窗
上面是反标的SDF文件里面的一些信息，有一些疑问?
很多触发器单元都是用两级传输门（4个）来搭建的。
至于为什么时间窗基本差不多，我是根据数据来假设的，基本原理没有分析过。可能需要根据不同的单元设计方法来做一下计算。
上面是反标的SDF文件里面的一些信息，有一些疑问?
两级传输门（4个）
你说的传输门是指与非门或者或非门什么的
不是只基本RS触发器吧
但是我看到很多触发器都不由四个与非门或者或非门,而是4个只组成了一个同步RS触发器的.跟D触发器和主从RS触发器还是有很多区别的呀
上面是反标的SDF文件里面的一些信息，有一些疑问?
一个传输门是由一个P管和一个N管源源相连做D、漏漏相连做Q，栅分别接CLK和/CLK搭建出来的。