code style 与 synthesis 结果关系(讨论)

我在写VHDL的时候习惯用STRUCTURE的方法写,既先写好component package,然后在top level 里连接控制它们实现chip功能
今天我用data flow的STYLE写了一个code,既直接在top level里写behavior,没有component的申明.综合的时候和我的设想差了一些,比如说,我在一个Multiplier 后加了两个REGISTER,自己综合前估计综合工具(synophsy)会直接把这两个register pepeline 进去,这样 CHIP的频率会达到200 Mhz(这种方法STUCTURE的形式里是可以实现的),但是好像换了这种写法后,没有成功....
大家有什么高见,不知道我说清楚没
大家还有关于code style的观点可以帖出来大家一起进步..........

code style 与 synthesis 结果关系(讨论)
自己综合前估计综合工具(synophsy)会直接把这两个register pepeline 进去
就是综合工具会直接到Designware的库里拿出一个合适的IP component.....

code style 与 synthesis 结果关系(讨论)
我是菜鸟！随便说一句！综合的时候是要加约束加的约束不一样综合工具会综合出不同的结果！而且是否用流水在有的综合工具中是要指定的！呵呵