在VHDL编程中如何不设置敏感信号而使输入信号的上升沿和下降沿都能进行事件处理？
时间：10-02
整理：3721RD
点击：
[这个贴子最后由electronics在 2004/06/06 04:17pm 第 1 次编辑]
在VHDL编程中如何不设置敏感信号而使输入信号的上升沿和下降沿都能进行事件处理?
sig'event and sig='1' 和 'event and sig='0'好像不能放在同一个进程中，会出现错误提示：Signal wave cannot be synthesized, bad synchronous description
在VHDL编程中如何不设置敏感信号而使输入信号的上升沿和下降沿都能进行事件处理?
sig'event and sig='1' 和 'event and sig='0'好像不能放在同一个进程中，会出现错误提示：Signal wave cannot be synthesized, bad synchronous description
在VHDL编程中如何不设置敏感信号而使输入信号的上升沿和下降沿都能进行事件处理?
分两个过程处理