cdl import 生成schematic

做数字design，用synopsys的标准单元库，我将Standard cell的cdl import 到cadence，请教各位，这样做能生成晶体管级的schematic吗?产生schematic时，对话框中Parameter File要填什么?大家有这样做过吗?跪求高手赐教、、、、

'VerilogIn' can do exactly what you want in cadence.You need to have a standard cell lib in cadence with the schematic and symbol.The names of standard cells need to match the cell names in your synthesized netlist.

nb，顶

试试EDIF OUT 再EDIF IN

应该是可以的，选项也不多，参考manual试试就知道了，device map 要填好，无非是analogLib还是sample，取决于你的netlist是那种类型的，CDL spetcre不太一样，试试吧

zhidao一点点内容了

zhege没有多大用的！

找到需要的东西了，谢谢！

路過，學習了。謝謝！