gates on the fly使用

最近用gof做过几个项目，eco确实比较快，但是调用的资源比较复杂比较多，不如手工来的简洁。我试过几次让gof调用sparecell里面的cell进行eco，但是gof会报我的资源不够，无法继续下去，最后只能手工eco，其实是很简单的修改，完全可以利用sparecell修改成功。我有点怀疑gof的实用性，不知各位使用如何！分享下使用心得！

我试用觉得蛮实用。自动是好像比手工用更多资源，但差别还可以接受。不知你的ECO是怎么一种情况，我做了一个ECO, 在端口上加AND门，很容易就MAP到SPARECELL。

我做了两种端口加AND门的测试
1. 端口是由寄存器驱动，RTL改动在模块里边还不方便，
output [10:0] abc;
reg [10:0] abc;
always @(posedge clk) abc <= nxt_abc;
因为改成这样
output [10:0] abc;
reg [10:0] abc_internal;
always @(posedge clk) abc_internal <= nxt_abc;
assign abc = abc_internal & {11{and_gate_signal}};
综合以后就有新的FLOPS产生abc_internal_reg*, GOF 会用更多的资源。不知你的情况是否类似。
所以这种情况RTL改动应在模块外面，调用instance的时候
my_module u_my_module(.abc(abc)...
assign abc_modify = abc & {11{and_gate_signal}};
这样GOF用了11个AND门，
2. 端口是由组合逻辑驱动，RTL可以改动在模块里
output [10:0] abc;
assign abc = def[10:0] + ghb[10:0];
改成
output [10:0] abc;
wire [10:0] abc_internal = def[10:0] + ghb[10:0];
assign abc = abc_internal & {11{and_gate_signal}};
综合后，GOF读进两网表，用来12个门，比手工多了一个， 应该可以接受。

工具链接在这里
http://bbs.eetop.cn/thread-433699-1-2.html

我也做了个测试，下面的代码改动了11-> ee, 看了一下网表，手工比较难，不知如何下手。
GOF竟然一个GATE都不需要，只改了八条连线。还真不错！
always @(posedge clk or negedge rstn) begin
if(！rstn) mac_ctrl[7:0] <= 8'h0;
else if(tg_enable) begin
if(local_flt) begin
mac_ctrl[7:0] <= 8'h11;// change to 8'hee in ECO
end else if(rmt_flt) begin
mac_ctrl <= 8'hff;
end else if(sop) begin
mac_ctrl[7:4] <= ictrl[3:0];
mac_ctrl[3:0] <= hold_ctrl[3:0];
end else begin
mac_ctrl[7:0] <= ictrl[7:0];
end
end
end

谢谢！这个结果很不错。

我发现脚本模式插入隔离与门的方法。在低功耗设计中，这常用到
my @outpins = get_pins("-output", "u_lcdcon");
foreach my $pin (@outpins){
change_pin($pin, "AND2X1", "", ".A(-),.B(power_up)");
}

GOF的动态电路图功能非常好用，别的TOOLS电路图都是固定的。请看下面的动态GIF

Very nice. 很不错

免费版本有4MB文件大小限制！哪位有办法解决?