verilog 延时问题

n1\n2\n3的延时为什么n1的延时是3个单位，而n2\n3的延时只有两个单位呢?
assign语句按顺序执行，不应该是n2的改变发生在5个单位以后，而n3的改变发生在7个单位以后吗?

帮帮我啊

請不要以順序的概念,這些是電路,算是平行同時跑

可是n1的延时为什么比n2,n3的多一个时间单位呢

合理n1 都是#1 + #2, n2 有沒delay+#2