Verilog 中的循环是在一个时钟周期内完成还是多个时钟周期

时间：03-15 整理：3721RD 点击：

大神求助verilog 中的循环是在一个时钟周期内完成还是多个时钟周期

Verilog中的循环（以可综合的语法写）其实就是简单的展开，一个时钟周期只能对一个寄存器完成一次赋值（posedge或negedge），看你把循环写在那里，建议贴代码上来，简单直接。