Verilog-A 执行顺序？
时间：03-15
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用verilog-A描述器件的模型,用SPICE软件调用模型进行仿真时,VA文件中的执行顺序是什么,即语句的顺序是否会影响仿真结果?
如果通过initial step ,final step 约定的，是有顺序的，其他的没有顺序，完全依赖电路功能，当然如果不是用电信号传递的，比如不是用<+实现的，而是用=，来传递信号，应该是有顺序的，比如对real 变量赋值