求助关于一个制作PCELL的问题

请问我在制作Mos 管PCELL时，S/D上的Cons的变量一直设置不好，在改变Width时老是少加，请问我如何设置变量可以使Con 在改变管子大小时可以从中心点均匀的往两边增加 （当然需要同时限制上下两头的DIF overlap Con 的这个值不能违背DRC)?
谢谢各位了

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如何可以让工具自动判断让Cons在S/D上居中。

不懂啊，没法帮

这个还是用skill脚本来写方便点，定义也自由点。

这个问题很多人问过了，搜索下论坛应该有你要的答案