verilog-A 求助帖

这是我写的一个verilog-A 程序，仿真出现错误：*pvaE* too few arguments for function 'GIds', (expected 15, got 0) (/home/ly/ryan/vat1/veriloga/veriloga.va:52) 。程序和报错如下，请教大神错误在哪里。谢谢，小弟新手。

你那些输入输出都要放到函数的括号里，GIds(pi,vd...)

谢谢回帖，我查看了资料，verilog-A定义函数好像都是没有像之前那些语言一样加（），再在括号里加端口的。不过我也试着按你说的试了下，结果还是报错，我也不知道是哪里的原因，希望能继续交流。谢过