一直无法在modelsim的仿真

一直出现以下错误-------------------------------------------------------------
# Top level modules:
#
tb
#
# vsim -t 1ps -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver -L rtl_work -L work -voptargs="+acc"testbench
# vsim -L altera_ver -L lpm_ver -L sgate_ver -L altera_mf_ver -L altera_lnsim_ver -L cycloneive_ver -L rtl_work -L work -voptargs=\"+acc\" -t 1ps testbench
# ** Error: (vsim-3170) Could not find 'D:/project/Quartus/dds II/simulation/modelsim/rtl_work.testbench'.
#
# Error loading design
# Error: Error loading design
#Pausing macro execution
# MACRO ./top_run_msim_rtl_verilog.do PAUSED at line 13


各位大爷求解

我也遇到同样的问题，求大神们解决！

在modelsim中新建工程，把源码和testbench放到modelsim的工程里编译后仿真，当然也要编译需要用到的库。试试看

顶一个

添加需要用到的库文件

希望是好东东！