课设的用Verilog做答辩计时器，帮分析一下模块

没有看到东西啊，放上来

额，我没往上放东西，还没开始做呢，就是不知道怎么开始。想问问答辩计时器需要什么模块。题目要求：答辩时间控制计时器设计与实现

设计一个答辩时间自动定时器，要求：

（1）能够从5分钟~60分钟之间，按照分钟设置定时时间。定时器按照倒计时方式显示时间进度。

（2）初次使用时按下开始按键，随着“嘟——”的一声提示，开始倒计时。到定时结束10秒前开始发出提示音，每1秒间隔中有0.5秒发出“嘀”的提示声音，即结束前10秒开始会有“嘀…嘀…嘀…”的提示音，该提示音共持续9秒，最后1秒用一个持续一秒的长音“嘀——”结束。定时结束后，计时器停止，也不再发出提示音。

（3）前一个答辩定时结束后，间隔20秒为换人时间，此时定时器不显示计时。当换人时间间隔结束后。随着“嘟——”的一声提示，新的倒计时开始，此后的运行方式如前所述。

（4）设有中间休息按键，要求在定时器等待换人的20秒间隔中有效，正常答辩计时情况下该按键应无效，当在等待换人的20秒间隔内此键按下后，定时器停止工作。重新开始时，应解除休息状态，且认为待换人时间已经结束，立即恢复正常功能。

（5）设置一个暂停按键，此按键在任何时刻都有效，按下此按键后，定时器暂停工作，当解除暂停时电路恢复工作。如果暂停按键是在等待换人的20秒间隔内此键按下，在恢复电路工作时，应从恢复时刻开始重新留出20秒间隔等待换人。

（6）各数字按键输入应按照10进制方式定义，方便设定时间。

#设计提示（仅供参考）：

报警频率可选用占空比应为50%的1KHz和2KHz左右频率(两种频率相差八度音，即频率相差一倍)，交替实现或单独利用。

为防止按键反跳、抖动，微动开关输入应采用寄存器输入形式，其时钟应为十几到几十赫兹。去抖动电路(见书70页)。

因在系统可编程器件实验箱上的数码管没有经过译码，故要设计一个数码管译码的模块。

谢谢了！

昏了，你这是完全不想费工夫的节奏。