FPGA 求助

各位大虾，现在有一个设计，原来是用xilinx FPGA 来验证，现在要改为用Altera FPGA来验证
问题是现在经synplify综合后出来的netlist非常小，很多模块都被搞掉了
正常情况，netlist应该有几十M, 现在只有100多K
哪位大虾帮忙分析下原因，非常感谢

最佳答案

guofu2010

查看完整内容

看报告是什么原因优化掉的。一般是时钟和复位之类的信号有问题。比如时钟输入悬空。复位一直有效。

看报告是什么原因优化掉的。一般是时钟和复位之类的信号有问题。比如时钟输入悬空。复位一直有效。

分析一下，看哪里被优化了，没有代码，不怎么好分析

代码不能放上来，放上来太多了

那就爱莫能助了

xilinx综合出来netlist有上百M, altera出来只有100k
只想知道xilinx和altera有何区别

最后log文件清清楚楚写明，整个module给removing掉了，一大队这样的report

要不先检查一下管脚约束?