有没有做过synplifypro出来的网表和RTL的formality啊？

有没有做过synplifypro出来的网表和RTL的formality啊?
synplifypro的网表怎么写出来啊?又是如何读入formal的?需要svf文件吗?谢谢啊

没有人回答啊。
自己回答吧。
刚刚把fpga formality flow 跑通了。
由于库的原因。verify failed

我想问一下你是用什么工具做的呢， formatily? 初学者， 好多东西都不懂。谢谢！

没有做过啊

看不懂是什么意思，不过还是帮你顶