请教几个DC Complier 的问题

1.在加载时序限定条件给 multi-cycle paths时，为什么一定要讲 hold multiplier 的值设定为 （ setup multiplier的值 - 1 ）?
2.在计算cell delay 时，目前DC complier 的做法是通过计算cell 前面的driving cell 引起的input transition 和 计算cell 后面的负载，然后查二维表表计算当前的cell delay。在这个计算过程中PVT的因素也考虑在内，但其中考虑了RC线性网络的影响了没有?如果有的话，又是怎么计量的?
3. DC shell 和 tcl 脚本语言有什么区别?
4. 是不是加了面积限定以后，DC complier首次合成之后发现满足面积要求，就不会进行优化来把面积变得更小?
5. 加了时序限定之后，是不是DC 在complier时发现时序满足就不会在进行时序的优化或者面积的优化?

顶顶顶顶