有关设计检查的问题

在做layout的配线过程中，net的变动是难免的。我们通过netlist manager进行更改。如果改的次数多了，改动时难免会出错。
请问大家有没有办法根据最终的 net对pcb进行一次 erc 的检查?

天哪 为什么没有人答复我?

在pcb中没有erc，只有drc check.
所以没有人知道你在问什么?

哦 我的意思是说：在改netlist是不小心出错，自己又未发现。
如何用客户送来的最终的netlist对自己的布线进行一次检查，以发现自己在布线过程中由于net 改动时输入错而布线也错。
不知有没有这样的方法?

是不是说测DRC呀?

drc只能根据你更改后的net 检查，但如果net 更改错它就不能发现了。也就是设计完成后用最终的net 做一次drc.

唔~~~~~
我也不明白！
知道了也告诉我！

重新导入客户送来的最终的netlist，再进行一次DRC　CHECK。

这个问题我想用一个较笨的办法可以解决，就是用最终的网络表生成一个新的PCB，然后再对比一下两个PCB。

产生修改后最终的ＰＣＢ网络表，然后根客户的网络表进行对比。
ＥＲＣ是原里图的电气规则检查。
ＤＲＣ是ＰＣＢ中的设计规则检查。

呵呵 各位不好意思。由于没有经验，是我把简单问题复杂化了。
如emily76说的，只要导入最终的net，不报错（提示net没有变动）就可以了。
sorry

xuexizhong

采用网络比较