测试系统设计？

突发式发射和接收模块因其工作于一个特定的环境中，所以不能象一般收发模块那样进行测试。系统模拟器的核心是产生发射模块的控制信号，所有的控制都与这个控制信号有关；同时还必须为接收模块产生相应的重置信号以恢复时钟和数据，而重置信号在时间上必须比数据信号早2个比特以上，一般是3个比特。

从信号源取出155Mb／s数据和时钟信号，数据信号经过缓冲器Bufferl变换为两路ECL电平的电平信号，分别送到数据包产生器和多路分离复用的电子开关(MUX)；时钟信号经过缓冲器Buffer2变换为ECL时钟信号，与数据信号一起作用于包产生器，生成两个不同时隙的数据包，经过MUX分成两路数据包。