FPGA 时序问题--时钟反向。

请教下，在网上看见下面的一段话，其中“加了两次 反向”怎么理解，，怎么表示法?是连续assign吗?可是连续assign 好像是被优化了。谢谢大家。

我也在纠结这个问题

  assign IDCK_OUT = ~clk_out_test1;  
  assign clk_out_test = ~clk_rd;  
  assign clk_out_test1 = ~clk_out_test;  
其中clk_rd应该是默认的时钟信号，
取反一次后叫clk_out_test
后面再加2次取反
分别是clk_out_test1和IDCK_OUT

这个直接做OFFSET OUT约束没有用?