求Verilog编程——用FPGA实现100MHZ频率计的设计

我想利用该电路实现100MHZ的频率计，主要原理就是等精度测量，利用FPGA时钟pll倍频产生100MHZ时钟作为测量基准时钟；然后被测信号作为D触发器的闸门触发起始信号；之后分别开始进行对被测信号与基准时钟信号计数，然后得出被测信号的频率，大家知道怎样对利用verilog实现该电路的编程吗

https://wenku.baidu.com/view/b72c1e70f111f18583d05ad9.html
这是我参考的文档