为了消除跨时钟域时序违例，跨时钟域的信号做两级寄存器寄存后，然后set falsh path，这样处理没问题吧？
时间：10-02
整理：3721RD
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谢谢大家了，另外Altera FPGA从专用时钟输入port进来的时钟信号就自动会走全局时钟网络吗?
单bit信号可以这样做，多bit不要这样做，尽量用fifo或者RAM
需要用结构语句进行描述