请问一下quartus 仿真中如何查看不输出的wire变量？

用verilog写了一个PWM程序，想查看一下计数器的计数值对不对，但是quartus仿真中，该wire型变量每一位的波形图都显示了，但是整个数组的值为'Z'，想问一下怎么能看得到这个数值?

1. module   CPLD6(CLK_150M,pwm1,pwm2)/*synthesis noprune*/;
   
2.                        
   
3.         input CLK_150M;
   
4.         output pwm1,pwm2;               
   
5.         wire[10:0] C0,C1/*synthesis keep*/;
   
6. 
   
7.         UD_Cnt #(200        ,0) UD0(CLK_150M,C0);
   
8.         assign
   
9.                 pwm1 = (100 > C0) ? 1'b1:1'b0;
   
10.                
    
11. endmodule
    
12. 
    
13. module UD_Cnt(CLK_udcnt,UD_counter)/*synthesis noprune*/;
    
14. parameter CNT_ini = 11'D167,Dir_ini = 1'B0;
    
15.         input CLK_udcnt;
    
16.         output reg[10:0] UD_counter/*synthesis noprune*/;
    
17.         reg Dir;
    
18.        
    
19.         initial
    
20.         begin
    
21.                 UD_counter = CNT_ini;
    
22.                 Dir = Dir_ini;
    
23.         end
    
24.         always@ (posedge CLK_udcnt)
    
25.    begin
    
26.                 if(Dir == 0)
    
27.                         UD_counter = UD_counter + 11'D1;
    
28.                 else
    
29.                         UD_counter = UD_counter - 11'D1;
    
30.    end
    
31.        
    
32.         always@ (posedge CLK_udcnt)
    
33.         begin
    
34.                 if((UD_counter == 1000)&(Dir == 0))
    
35.                         Dir = 1;
    
36.                 else if((UD_counter == 1)&(Dir == 1))
    
37.                         Dir = 0;
    
38.         end
    
39. endmodule
    

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