Quartus，源文件用VHDL写的，测试文件testbench用Verilog写的，可以用Modelsim-Altera仿真吗？
时间：10-02
整理：3721RD
点击：
有些人说ModelSim-Altera只支持“单一语言”
我都没听过这个，看来我的道路还很长远呀
不可以的 只能用一种语言
谢谢小编
由于语法的书写规则，两个语言不能交互使用