SAA7113输出的是ITU656格式，SAA7121输入的也是ITU656格式，为什么不能直接相连

SAA7113输出的是ITU656格式，SAA7121输入的也是ITU656格式，为什么不能直接相连，要加上一个ｖｅｒｉｌｏｇ写的解码模块ｒｅｃｅｉｖｅｒ

1. module receiver(
   
2.         rst,                                       
   
3.         qd,
   
4.         clk,
   
5.         
   
6.         qd_out,
   
7.         qfv,
   
8.         qfv_odd,
   
9.         qfv_even,
   
10.         ODD_STATE
    
11.         );                                       
    
12. /*** ports ***/
    
13. input        rst;
    
14. input        [7:0]        qd;
    
15. input        clk;
    
16. 
    
17. output        [7:0]        qd_out;
    
18. output        [2:0]        ODD_STATE;
    
19. output        qfv,qfv_odd,qfv_even;
    
20. //internal
    
21. reg        [7:0]        qd_dly,qd_dly1,qd_dly2;
    
22. 
    
23. always @ (posedge clk) begin        
    
24.         qd_dly  <= qd;
    
25.         qd_dly1 <= qd_dly;
    
26.         qd_dly2 <= qd_dly1;
    
27.         end
    
28.         
    
29. reg        [2:0]        ODD_STATE;
    
30. always @ (posedge clk or negedge rst)
    
31. if(！rst) begin
    
32.         ODD_STATE <= 0;
    
33.         end
    
34. else
    
35.         case(ODD_STATE)
    
36.         3'd0:        if(qd_dly==8'hff)
    
37.                                 ODD_STATE <= 3'd1;
    
38.                         else
    
39.                                 ODD_STATE <= 3'd0;
    
40.         3'd1:        if(qd_dly==8'h00)
    
41.                                 ODD_STATE <= 3'd2;
    
42.                         else if(qd_dly==8'hff)
    
43.                                 ODD_STATE <= 3'd1;
    
44.                         else
    
45.                                 ODD_STATE <= 3'd0;
    
46.         3'd2:        if(qd_dly==8'h00)
    
47.                                 ODD_STATE <= 3'd3;
    
48.                         else
    
49.                                 ODD_STATE <= 3'd0;
    
50.         3'd3:        if(qd_dly==8'h80)
    
51.                                 ODD_STATE <= 3'd4;
    
52.                         else if(qd_dly==8'h9d)
    
53.                                 ODD_STATE <= 3'd5;
    
54.                         else if(qd_dly == 8'hc7)
    
55.                                 ODD_STATE <= 3'd6;
    
56.                         else if(qd_dly == 8'hda)
    
57.                                 ODD_STATE <= 3'd7;
    
58.                         else
    
59.                                 ODD_STATE <= 3'd0;
    
60.         3'd4:        ODD_STATE <= 1'b0;
    
61.         3'd5:        ODD_STATE <= 1'b0;
    
62.         3'd6:        ODD_STATE <= 1'b0;
    
63.         3'd7:        ODD_STATE <= 1'b0;
    
64.         endcase        
    
65.         
    
66. 
    
67. reg        [10:0]        qfv_cnt;
    
68. reg        qfv_odd;
    
69. always @ (posedge clk or negedge rst)
    
70. if(！rst)
    
71.         qfv_odd <= 1'b0;
    
72. else if(ODD_STATE == 3'd4)
    
73.         qfv_odd <= 1'b1;
    
74. else if(qfv_cnt == 11'd1439)
    
75.         qfv_odd <= 1'b0;
    
76.         
    
77. reg        qfv_even;
    
78. always @ (posedge clk or negedge rst)
    
79. if(！rst)
    
80.         qfv_even <= 1'b0;
    
81. else if(ODD_STATE == 3'd6)
    
82.         qfv_even <= 1'b1;
    
83. else if(qfv_cnt == 11'd1439)
    
84.         qfv_even <= 1'b0;
    
85. 
    
86. wire        qfv = qfv_even | qfv_odd;
    
87. 
    
88. always @ (posedge clk or negedge rst)
    
89. if(！rst)
    
90.         qfv_cnt <= 1'b0;
    
91. else if(qfv)
    
92.         qfv_cnt <= qfv_cnt + 1'b1;
    
93. else
    
94.         qfv_cnt <= 1'b0;
    
95.         
    
96. wire        [7:0]        qd_out = qfv ? qd_dly : qd_dly1;
    
97. endmodule

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