ISE Verilog仿真
时间：10-02
整理：3721RD
点击：
我使用ISE13.4 Verilog_test_fixture 仿真。我的源程序是模块化设计的，几个子模块间用wire线把输入输出连接，在仿真的时候这些线全为x，这该怎么办?
没搞过，看看了哦，
用modelsim可以仿真的