Altera ArriaV LVDS接收AD9653串行AD数据时，时钟与数据会发生错位

      如题，本人在使用Altera的ArriaV芯片接收ADI的AD9653芯片发送的串行AD数据时会发生错误，具体表现为利用LVDS接收的信号为8'b1000_0000，但在运行一段时间后接收的信号变为了8'b0100_0000，数据发生了错位。开始觉得是ADC的问题，但是ADI大厂应该不会出现这样的错误。于是猜测是LVDS没有用好，现在LVDS在使用时采用的是最简单的设置，数据输入速率496MHz,时钟选择的ADC的FCO，62MHz。LVDS中没有使用DPA，并且ADC的数据和时钟信号直接接到LVDS的输入管脚。LVDS的输出管脚接到了一个FIFO上用于匹配不同的时钟域，在FIFO的输出端发现的上述数据错位现象。现在我也尝试过DPA，和ADC的DCO时钟，但是都不见效。还请做过的大神能够不吝赐教，万分感谢！

有一个bit_align端口就是为了解决这个接受数据的位对齐问题