请问在Verilog里可以直接用'/'来做除法吗？如果不能要怎样做除法呀？

有IP可以用，你可以试试

哦哦谢谢哦我看看

不能！

有两种情况：
如果赋值语句中，除号两边都是变量，则会自动综合成除法器。
如果赋值语句中，除号某一边是常量，则有可能不会综合成除法器，综合工具有可能会计算出所有可能值直接存入LUT实现等价的逻辑功能。

还不错

乘法左移；除法右移；个人见解。

简单的还是可以的，我用过取余命令求数的奇偶性