微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 求时序约束设置

求时序约束设置

时间:10-02 整理:3721RD 点击:
一直对时序约束没有什么概念,向各位大神求教经验及可以拜读的资料

时序约束就是你告诉综合工具你的每个触发器要跑的时钟频率,然后工具去算每个触发器是不是都能跑到这个频率,如果可以时序不报红,如果不可以会报红,你通过工具可以知道哪个触发器不对, 你再去优化代码!大概是这个意思!

大概了解,亲手操作一次才能明白,如果有推荐的例子更好。
多谢!

Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top