大神们，小弟是新手，今天看夏宇闻老师的Verilog书有一点很基础的问题求解答

在下列程序中，模块被综合后会产生几个触发器?always@(posedge clk)
begin:
reg b,c;
c=b;
d<=c;
b=a;
end
标准答案是两个寄存器b和c
求解答



补充内容 (2017-3-17 20:52):
没人回答么。我总感觉是 b c d三个。