微波EDA网，见证研发工程师的成长！ 2025婵°倗濮烽崕鎴﹀箯閿燂拷04闂備礁鎼悧鐐哄箯閿燂拷16闂備礁鎼崰娑㈠箯閿燂拷闂備礁鎼€氼噣宕伴幇顒婅€块柨鐕傛嫹濠电偞鍨堕幖顐﹀箯閿燂拷

首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 最近在用vivado的fifo IP核遇到了一个问题 fifo的输出状态未知如图求解？

最近在用vivado的fifo IP核遇到了一个问题 fifo的输出状态未知如图求解？

时间：10-02 整理：3721RD 点击：

如图所示输入为16位输出为32位若输出中的x为1 状态就正常了

闂備礁鎲″缁樻叏閹灐褰掑炊閵娧€鏋栭梺璺ㄥ櫐閹凤拷...

看下fifo空满状态！看下这两bit是不是其他地方使用了，是不是冲突了！

谢谢经检查确实是使用冲突了

上一篇：verilog如何实现十进制数按个位十位拆开？
下一篇：NIOS II问题大神帮看看

栏目分类

射频专业培训教程推荐

热门文章

Copyright © 2017-2020 微波EDA网版权所有

Top