微波EDA网,见证研发工程师的成长!
首页 > 研发问答 > 嵌入式设计讨论 > FPGA,CPLD和ASIC > 关于verilog中的生成块和任务

关于verilog中的生成块和任务

时间:10-02 整理:3721RD 点击:

     自学verilog,看到生成块和任务的时候有一些迷茫,希望大神讲解一下。
     生成块书上说本质是将多条重复语句化为一条起到简化的作用,就是说比如要进行多个模块实例化不能直接写一句for,while之类的,必须在generate块中进行吗?generate块的作用仅仅是解决重复的问题吗?
     任务从书上的描述来说和一个子模块非常相似,那么任务和子模块到底如何理解区分?
     希望大神来详细解释一下,生成块和任务存在的意义以及与其他相似概念的区分,帮助理解,非常感谢!


Copyright © 2017-2020 微波EDA网 版权所有

网站地图

Top