modelsim仿真错误的问题。
时间：10-02
整理：3721RD
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小弟最近在学习quartus ii 的DDR2的ip核，编写了一个程序，在程序中实例化了DDR2的ip和，想用modelsim仿真看看波形，仅仅是功能仿真（RTL仿真），但是仿真出现了很多一样的错误，如下，请问各位大神遇到过这种情况吗?是怎么解决的?
# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2256): Module parameter 'CFG_MEM_IF_CS_WIDTH' not found for override.
#
# Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst
# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2256): Module parameter 'CFG_RANK_TIMER_OUTPUT_REG' not found for override.
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# Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst
# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2328): Module parameter 'CFG_RANK_TIMER_OUTPUT_REG' not found for override.
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# Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst
# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2508): Module parameter 'CFG_CTL_ARBITER_TYPE' not found for override.
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# Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst
# Loading a0.alt_mem_ddrx_mm_st_converter
# Loading oct0.altera_mem_if_oct_cyclonev
# Loading dll0.altera_mem_if_dll_cyclonev
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./ddr2_ceshi_run_msim_rtl_verilog.do PAUSED at line 214
这个错误在百度上找不到，自己是一点摸不到头脑。小弟先拜谢了！
# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2256): Module parameter 'CFG_MEM_IF_CS_WIDTH' not found for override.
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# Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst
# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2256): Module parameter 'CFG_RANK_TIMER_OUTPUT_REG' not found for override.
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# Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst
# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2328): Module parameter 'CFG_RANK_TIMER_OUTPUT_REG' not found for override.
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# Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst
# ** Error: (vsim-3584) C:/Users/Administrator/Desktop/ddr2_ceshi/ddr2_ip_sim/ddr2_ip/alt_mem_ddrx_controller.v(2508): Module parameter 'CFG_CTL_ARBITER_TYPE' not found for override.
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# Region: /ddr2_ceshi_vlg_tst/i1/if0/ddr2_ip_inst/c0/ng0/alt_mem_ddrx_controller_top_inst/controller_inst
# Loading a0.alt_mem_ddrx_mm_st_converter
# Loading oct0.altera_mem_if_oct_cyclonev
# Loading dll0.altera_mem_if_dll_cyclonev
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./ddr2_ceshi_run_msim_rtl_verilog.do PAUSED at line 214
这个错误在百度上找不到，自己是一点摸不到头脑。小弟先拜谢了！
没用这个仿真fpga的！
没在modelsim里添加仿真文件，你可以添加一下，解决了的话给个反馈，没解决的话截图看一下，好吧
您说的没在modelsim里添加仿真文件是什么意思? 我的仿真文件是在quartus里编好的testbench，然后再quartus里设置与modelsim的关联，然后再quartus里点RTL simulation的按钮就直接打开modelsim了。
您说的在modelsim里添加仿真文件具体该怎么操作?
你用的是联合仿真?
是你的参数在仿真中没有设置好吧
是你的参数在仿真中没有设置好吧
是联合仿真。 错误提示的那些参数变量名，不是我在自己工程里的.v文件里设置的，而是这个DDR2ip核它一级一级调用它自己内部的函数过程中的参数，我不知道该怎么修改它。因为这些参数相关的文件，都是IP核生成的文件，我觉得不能随意改动。
这些参数都是可以修改的，你用parameter在顶层做一下修改，可以试一个，然后看看报错有没有减少
试了，不行，感觉这个错误应该是个挺小的错误，只是自己不知道，所以感觉很难，不应该涉及改ip核内部参数这么复杂的问题。
你要添加这个FPGA的仿真库吧