位同步时钟提取

拉票第一名，所以直接获得试用机会
项目描述：位同步时钟提取
现在本科阶段  平时喜欢钻研，征战了2016TI杯电子设计竞赛，并获得省二，对FPGA以及Verilog HDL有一定程度的了解，自己通过FPGA做过DDS信号源，等精度频率计，信号存储与回放等项目，对该开发板很感兴趣，想进一步学习FPGA，进行深层次的学习与研究，希望能给我这个机会

可以啊非常不错哦要珍惜这样的机会啊