IP核之ROM（三）ModelSim仿真

下面简述一下过程。

在 Tools --> Options 中检查 ModelSim的路径，要加一个“\”，前面已经提过了原因。

在Assignments --> Settings -->EDA Tool Settings中设置仿真软件为ModelSim-Altera ，语言为Verilog HDL。

在Processing --> Start -->Start TestBench Template Writer，生成TestBench模板。

打开My_ROM.vt文件，进行修改。

1. 
   
2. `timescale 1 ps/ 1 ps
   
3. module Verilog_Ip_ROM_vlg_tst();
   
4. // constants                                          
   
5. // general purpose registers
   
6. reg eachvec;
   
7. // test vector input registers
   
8. reg CLK_50M;
   
9. reg RST_N;
   
10. reg [4:0] address;
    
11. reg [4:0] address_n;
    
12. 
    
13. // wires                                               
    
14. wire [7:0]  readdata;
    
15. 
    
16. // assign statements (if any)                          
    
17. Verilog_Ip_ROM i1 (
    
18. // port map - connection between master ports and signals/registers   
    
19.         .CLK_50M(CLK_50M),
    
20.         .RST_N(RST_N),
    
21.         .address(address),
    
22.         .readdata(readdata)
    
23. );
    
24. initial                                                
    
25. begin                                                  
    
26.         CLK_50M = 0;
    
27.         RST_N = 0;
    
28.         #10 RST_N = 1;
    
29.         #1000000 $stop;
    
30. end                                                   
    
31. 
    
32. always #10000 CLK_50M = ~CLK_50M;  
    
33. 
    
34. always @ (negedge CLK_50M or negedge RST_N)
    
35. begin
    
36.         if(！RST_N)
    
37.                 address Run Simulation Tool-- > RTL Simulation
    
    
    
    

    可以看到，数据的读取在第0ns时就读取，这是由于在配置ROM IP核时的Regs/Clken/Aclrs页面把q outputport.设置去掉了。