altera DDR3 UNIPHY硬核控制读操作

Quartusii版本13.1

主要参数

uniphy hard ipcore侧:

memory clock 300Mhz

total interface width 32:所使用的DDR3总位宽为16bits容量为512MB,扩展到1GB故为32bits

full rates ，burst size :128 ，DQ width:64bit

Avalon-MM侧：data width 64 ，clock:125Mhz

详细：读操作时，第一次读指令发出ipcore响应读出DDR3中对应地址数据；交叉写操作(正常)；第二次读指令及之后的读指令发出，ipcore没有响应(cs_n、ras_n、cas_n、we_n、mem_ba、mem_a没有变化),如图

求大神指点~~~~~~~~~~~

自己顶一个，bingbingbing

问题已找到并解决，回来附帖收尾。
Avalon-MM协议中，一次突发写操作过程中，waiterequest_n(local_ready)拉低
写操作被打断waiterequest_n拉低时表示从机没有准备好接收来自主机的命令，所
以主机发送的write，data,size等信号要保持，直到waiterequest_n拉高从机开
始接收并有效至本次突发写操作完成
总结：
控制协议虽然不难，但也要牢记；
问题定位，问题定位，问题定位··问题不难，难的是问题的定位