在设计FPGA程序时，谁遇到过如下的警告啊： One or more signals are missing in the process sensitivity list.

请问。在设计FPGA程序时，谁遇到过如下的警告啊： One or more signals are missing in the process sensitivity list. To enable synthesis of FPGA/CPLD hardware, XST will assume that all necessary signals are present in the sensitivity list. Please note that the result of the synthesis may differ from the initial design specification. The missing signals are:SRAM.

就是敏感信号表嘛

是不是有输入端悬空了?或是输出可以转到三态，导致未输入?

进程的敏感信号表缺SRAM，进程内部SRAM的变化将直接引起进程结果变化，应当为敏感信号；看编译约束条件，或者会自动加入（组合电路你可以不考虑敏感信号），并提出警告；或者完全按照程序编译，得到锁存器（单SRAM变化了，结果不变）。