Verilog程序，请好心人帮忙解答

小弟新学Verilog，有如下问题：module 一个输入，一个输出。当输入为常0或常1时，输出为0；当输入为翻转的电平时（频率为300~20MHz），输出为输入频率的1/100（100分频），请问用Verilog如何实现?哪位高手路过请帮小弟解答，先在这里谢过了。

好多年没写了，都忘了，不能直接给你写代码了，输入中断那个，你可以通过计时的办法实现，多长时间没有脉冲输入输出置零就行了。论坛不让我发帖，一小时最多两条，所有不能过多的回答你的问题，抱歉

简单的说就是一个加法器就行了，累积50个上升沿或下降沿反转一下就可以实现1/100的分频，很简单的

能把代码贴出来吗，我之前用加法器，仿真时有尖脉冲

忘了加一点，如果输入断了，输出一定要为0，之前编的程序输出可能为0也可能为1，不符合要求