DE2_TV 中FIFO地址问题

                                                        .WR1_MAX_ADDR(640*507),                //        525-18
                                                        .WR1_LENGTH(9'h80),
                                                        .WR1_LOAD(！DLY0),
                                                        .WR1_CLK(TD_CLK),
                                                        //        FIFO Read Side 1
                                                    .RD1_DATA(m1YCbCr),
                                                .RD1(m1VGA_Read),
                                                .RD1_ADDR(640*13),                        //        Read odd field and bypess blanking
                                                        .RD1_MAX_ADDR(640*253),
我是小白，请问大神，代码中的这些地址和长度是怎么确定的，为什么长度选择9'h80，地址会是640*507，和640*13?

1. Sdram_Control_4Port        u6        (        //        HOST Side
   
2.                                                     .REF_CLK(OSC_27),
   
3.                                                         .CLK_18(AUD_CTRL_CLK),
   
4.                                                     .RESET_N(1'b1),
   
5.                                                         //        FIFO Write Side 1
   
6.                                                     .WR1_DATA(YCbCr),
   
7.                                                         .WR1(TV_DVAL),
   
8.                                                         .WR1_FULL(WR1_FULL),
   
9.                                                         .WR1_ADDR(0),
   
10.                                                         .WR1_MAX_ADDR(640*507),                //        525-18
    
11.                                                         .WR1_LENGTH(9'h80),
    
12.                                                         .WR1_LOAD(！DLY0),
    
13.                                                         .WR1_CLK(TD_CLK),
    
14.                                                         //        FIFO Read Side 1
    
15.                                                     .RD1_DATA(m1YCbCr),
    
16.                                                 .RD1(m1VGA_Read),
    
17.                                                 .RD1_ADDR(640*13),                        //        Read odd field and bypess blanking
    
18.                                                         .RD1_MAX_ADDR(640*253),
    
19.                                                         .RD1_LENGTH(9'h80),
    
20.                                                 .RD1_LOAD(！DLY0),
    
21.                                                         .RD1_CLK(OSC_27),
    
22.                                                         //        FIFO Read Side 2
    
23.                                                     .RD2_DATA(m2YCbCr),
    
24.                                                 .RD2(m2VGA_Read),
    
25.                                                 .RD2_ADDR(640*267),                        //        Read even field and bypess blanking
    
26.                                                         .RD2_MAX_ADDR(640*507),
    
27.                                                         .RD2_LENGTH(9'h80),
    
28.                                                 .RD2_LOAD(！DLY0),
    
29.                                                         .RD2_CLK(OSC_27),
    
30.                                                         //        SDRAM Side
    
31.                                                     .SA(DRAM_ADDR),
    
32.                                                     .BA({DRAM_BA_1,DRAM_BA_0}),
    
33.                                                     .CS_N(DRAM_CS_N),
    
34.                                                     .CKE(DRAM_CKE),
    
35.                                                     .RAS_N(DRAM_RAS_N),
    
36.                                             .CAS_N(DRAM_CAS_N),
    
37.                                             .WE_N(DRAM_WE_N),
    
38.                                                     .DQ(DRAM_DQ),
    
39.                                             .DQM({DRAM_UDQM,DRAM_LDQM}),
    
40.                                                         .SDR_CLK(DRAM_CLK)        );

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