FPGA之上升沿检测

脉冲检测计数应用也是蛮重要的，原理也是挺简单的，直接上代码
`timescale 1ns / 1ps
module PD_up(
               
                clk                        ,                        //系统时钟 50MHz        ；
                rest_n                ,                        //系统复位信号        低电平有效        ；
                signal_in        ,                        //待检测信号输入        ；
                rising_flag                                //上升沿标        ；
               
    );
input         clk                        ;
input          signal_in        ;
input         rest_n                ;
output        rising_flag        ;                       
/****************************************************************
signal_in   0 0 0 1 1 0
~signal_in         1 1 1 0 0 1
signal_in_d    0 0 0 1 1 0
-----------------------------
rising_flag    0 0 0 0 1          signal_in_d & ~signal_in  下降沿检测
                           1 1 0 1 1   
                           0 0 1 0 0  ~[signal_in_d | ~signal_in] 上升沿检测       
***************************************************************/
reg                signal                ;                        //待检测信号输入寄存器；
reg                rising_flag        ;                        //上升沿标寄存器，值为 1 被检信号上升沿到来；
reg                signal_in_d        ;                        //signal_in_d 比 signal_in延迟一个时钟周期;
always@(posedge clk or negedge rest_n)begin
        if(！rest_n)begin
                signal <= 0;
        end
                else begin
                        signal <= signal_in;
                end
end

always@(posedge clk or negedge rest_n)begin
        if(！rest_n)begin
                signal_in_d <= 0;
        end
                else begin
                        signal_in_d <= signal;
                end
end
always@(*)begin                                        //上升沿检测；
        rising_flag = ~((~signal) | signal_in_d);
end
endmodule

测试代码：
module tb_PD_up;
        // Inputs
        reg clk;
        reg rest_n;
        reg signal_in;
        // Outputs
        wire rising_flag;
        // Instantiate the Unit Under Test (UUT)
        PD_up uut (
                .clk(clk),
                .rest_n(rest_n),
                .signal_in(signal_in),
                .rising_flag(rising_flag)
        );
        initial begin
                // Initialize Inputs
                clk = 0;
       
               
                // Wait 100 ns for global reset to finish
                #100;
        forever #10 clk = ~clk;
                // Add stimulus here
        end
       
        initial begin
                rest_n = 0;
                #100;
               
                rest_n = 1;
        end
       
        initial begin
        signal_in = 0;
        #100;
       
        #200 signal_in = 0;
        #50  signal_in = 1;
        #100 signal_in = 0;
        #300 signal_in = 1;
        #50  signal_in = 0;
       
       
        end
      
endmodule

仿真波形。
仿真波形。
仿真波形。

1. /****************************************************************
   
2. 
   
3. signal_in   0 0 0 1 1 0
   
4. ~signal_in         1 1 1 0 0 1
   
5. signal_in_d    0 0 0 1 1 0
   
6. -----------------------------
   
7. rising_flag    0 0 0 0 1          signal_in_d & ~signal_in  下降沿检测
   
8.                            1 1 0 1 1   
   
9.                            0 0 1 0 0  ~[signal_in_d | ~signal_in] 上升沿检测       
   
10. 
    
11. ***************************************************************/

复制代码

加载代码缩进怎么跟我写程序不一样啊。这里面~signal_in是signal的取反。signal_in_d比signal_in滞后一个时钟周期
这里是上升沿检测的原理说明：下降沿跟上升沿检测稍微有点区别。

待会儿写下降沿检测，如有错误还望，各位大神批评指正！

下降沿检测verilog代码

1. `timescale 1ns / 1ps
   
2. /************************************************
   
3. 下降沿检测verilog代码
   
4. 
   
5. 原理：signal = signal_in
   
6. signal        0 0 0 1 1 0
   
7. ~signal        1 1 1 0 0 1
   
8. signal_d        0 0 0 1 1 0
   
9. ----------------------------
   
10. falling_flag    0 0 0 0 1
    
11. 
    
12. falling_flag = (~signal) & signal_d
    
13. ************************************************/
    
14. module PD_dn(
    
15. 
    
16.                 clk              ,                        //系统时钟 50MHz；
    
17.                 rest_n           ,                        //系统复位信号，低电平有效；
    
18.                 signal_in        ,                        //被检信号输入；
    
19.                 falling_flag                                //下降沿检测输出标志；
    
20. 
    
21.     );
    
22. 
    
23. input         clk              ;
    
24. input         rest_n           ;
    
25. input         signal_in        ;
    
26. output  falling_flag           ;
    
27. 
    
28. reg         signal           ;
    
29. reg         signal_d         ;
    
30. reg         falling_flag     ;
    
31. 
    
32. always@(*)begin
    
33.         signal <= signal_in;
    
34. end
    
35. 
    
36. /********得到滞后signal一个时钟周期的signal_d********/
    
37. always@(posedge clk or negedge rest_n)begin
    
38.         if(！rest_n)begin
    
39.                 signal_d <= 0;
    
40.         end
    
41.                 else begin
    
42.                         signal_d <=signal;
    
43.                 end
    
44. end
    
45. /*******************下降沿标志***********************/
    
46. always@(*)begin
    
47.         if(！rest_n)begin
    
48.                 falling_flag <= 0;
    
49.         end
    
50.                 else begin
    
51.                         falling_flag <= (~signal) & signal_d;
    
52.                 end
    
53. end
    
54.        
    
55. endmodule
    

复制代码

仿真波形
仿真波形
仿真波形

测试代码跟上面的一样