FPGA实现NCO中相位累加器的输出和查找表地址什么关系？

例如，clock=70Mhz, 累加器为16-bit，频率控制字为4096，按公式计算，f0=4096/2^16 * 70 = 4.375MHz。
正弦表为256个点的正弦表
问题：
Q1，相位累加器的输出和查找表地址有什么关系，资料里说高M位进行寻址是怎么回事?
Q2： 相位累加器溢出一次的累加次数就是NCO的周期，上面例子中累加次数为16，要把正弦表256个点寻址时addr = addr + 16，这么理解是否正确，怎样实现?
Q3： NCO的性能与相位累加器的位数有关，但与正弦表的精确程度有什么关系，能否采用更小的正弦表。
相位累加器和查找表的地址的关系希望有人写出来，或者写成伪代码更好，最好能按上面这个例子来解释。本人新手，希望大家多多帮忙，谢谢了~~

第一个问题是因为如果用累加器输出的16位寻址，存储器需要2的16次方个地址单元，为了节约存储器资源，对16位进行高位截断寻址。相位累加器的输出经过查找表函数输出正、余弦波。正弦表256个点应该是取了高8位进行的寻址。
第二个问题，如果你是用clock控制的计数器，相位累加器溢出一次的累加次数就是NCO的周期。后面的我也不太懂，正在学。
第三个问题相位累加器的位数越高，NCO的频率分辨率越高，精度越高。

小编，我也是刚开始学这个方面，一起加油吧