如何测试写过的verilog功能？

最近接触到Verilog，了解到用Verilog能写一些电路，但是不太清楚的是写出来的电路如何测试?我想知道我的电路功能是否正确，应该用什么软件?
网上有人说用modelsim可以，于是下载了modelsim 10.1a，仿真真心不会，弄了好半天。这里为了简单描述我的问题，抄下从网上下载的分频代码！
分频module half_clk_dai.v

1. module half_clk_dai(
   
2. clk_in,
   
3. rst,
   
4. clk_out
   
5. );
   
6. input clk_in;
   
7. input rst;
   
8. output clk_out;
   
9. reg clk_out;
   
10. always @(posedge clk_in or negedge rst)
    
11. begin
    
12.   if(！rst)
    
13.     clk_out<=0;
    
14.   else
    
15.     clk_out<=~clk_out;
    
16.   end
    
17. endmodule

复制代码

testbench

1. `timescale 1ns/1ns
   
2. module half_clk_top;
   
3.   reg clk_in;
   
4.   reg rst;
   
5.   initial
   
6.   begin
   
7.     clk_in=1;
   
8.     rst=1;
   
9.     #1000
   
10.     rst=1;
    
11.   end
    
12.   always #200 clk_in=~clk_in;
    
13.   half_clk_dai dai1(
    
14.     .clk_in(clk_in),
    
15.     .rst(rst),
    
16.     .clk_out(clk_out)
    
17.   );
    
18. endmodule

复制代码

两个代码都能编译通过，如下
启动仿真入附件：
根本得不到任何图像?是哪里弄错了?请知道的人能指点一下！谢谢了！

将中间蓝色部分的几个时钟全部选中，按control +w ，点100ns右边的就能开始了