FPGA初学疑问
时间:10-02
整理:3721RD
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初学FPGA,有个疑问:一般用VERILOG描述硬件电路,看到有的资料是原理图的.bdf文件,请教下,一般在设计时,顶层文件都是用原理图的方式描述的么? 也想问下用VERILOG设计和用画原理图的区别。谢谢!
首先你要记住FPGA是硬件语言,不管是VERILOG还是原理图,都是在搭建电路。如何方便如何来。在搭建简单的电路中原理图直观方便,但是在功能多且复杂的电路图时,verilog简单方便。
一般使用Verilog硬件描述语言编写,对于调用ALTER自带的IP核偶尔用到原理图,其他使用原理图的地方我还没有遇到过
基本原理图方式不用了。建议小编也不用深入学习了,稍微了解一下就行了
非常感谢,我是初学者,谢谢您,谢谢论坛所有热心人
嗯嗯,我在找资料的时候,有例程工程有顶层文件,有的工程是testbench文件,不知道有啥区别,劳烦指教,同时,非常感谢您的回答,谢谢!
我在找资料的时候,有例程工程有顶层文件,有的工程是testbench文件,不知道有啥区别
好的 非常感谢,我在找资料的时候,有例程工程有顶层文件,有的工程是testbench文件,不知道有啥区别,劳烦指教下,谢谢
顶层文件是你的工程文件,是必须要有的,而testbench文件是仿真文件,当你要用Modelsim对你的硬件电路仿真时,就需要编写testbench文件,对于如何编写你自己从网上查,有很多的教程。
谢谢您的耐心指教,非常感谢,
都可以,你也可以写完verilog 生成原理图,在原理图上连接模块,或者使用top例化
我也是初学者,到处学习~
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