EPM240T内部振荡器疑问
时间:10-02
整理:3721RD
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各位: MAXII有一段说明:
未分频的内部时钟工作在13.33MHz—22.22MHz范围。晶振的输出端OSC,是经过4分频后的,即时钟在3.3MHz—5.5MHz范围。
然后有一段例子:
module myosctest( rst_n,
clkdiv
);
input rst_n; //??????λ???
output clkdiv; //????????8??????
wire cscena = 1'b1; //???????????????????
wire clk; //??????????????,3.3M~5.6M(???????5.56M)
internal_osc internal_osc(
.oscena(cscena),
.osc(clk)
);
reg[2:0] cnt;
always @(posedge clk or negedge rst_n)
if(!rst_n) cnt <= 3'd0;
else cnt <= cnt+1'b1;
assign clkdiv = cnt[2];
endmodule
我的问题是:always @(posedge clk or negedge rst_n)中的clk频率到底是13.33MHz—22.22MHz范围还是
3.3MHz—5.5MHz范围。(软件向导中假设我选择了5.5MHz)
?
未分频的内部时钟工作在13.33MHz—22.22MHz范围。晶振的输出端OSC,是经过4分频后的,即时钟在3.3MHz—5.5MHz范围。
然后有一段例子:
module myosctest( rst_n,
clkdiv
);
input rst_n; //??????λ???
output clkdiv; //????????8??????
wire cscena = 1'b1; //???????????????????
wire clk; //??????????????,3.3M~5.6M(???????5.56M)
internal_osc internal_osc(
.oscena(cscena),
.osc(clk)
);
reg[2:0] cnt;
always @(posedge clk or negedge rst_n)
if(!rst_n) cnt <= 3'd0;
else cnt <= cnt+1'b1;
assign clkdiv = cnt[2];
endmodule
我的问题是:always @(posedge clk or negedge rst_n)中的clk频率到底是13.33MHz—22.22MHz范围还是
3.3MHz—5.5MHz范围。(软件向导中假设我选择了5.5MHz)
?
自己回复一下,5.5M