我想实现这样的三态门逻辑，能否实现啊，请大侠们赐教啊！

b=1时输出高阻态，cde都是高电平，当d变为低电平，ce也都为低；b=0时，输出为a是低电平。求个小程序，我自己的仿真总是不对啊。用Verilog描述完是这样的就行。

大神们都哪去了呀

顶。

http://blog.chinaaet.com/zzuxzt/p/39832为什么不先百度呢?