CPLD 两路脉冲输入信号，边沿触发，让一路输出IO电平翻转

大家好，之前没用CPLD，最近有个小任务，用Verilog HDL完成如下目标：当IN_1信号的上升或下降沿触发时，CPLD的IO1输出高电平；
当IN_2信号的上升或下降沿触发时，CPLD的IO1输出低电平；
简单点说，就是只要其中一路信号边沿触发，CPLD同一IO输出电平反转。
如图

请教大家，能否帮忙写一段代码，非常感谢！

这个很简单啊，设置输入沿检测

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