quartus13.0仿真时用的quartus自带的modelsim，一直提示vsim程序停止响应，要怎么解决

我开始也是装的13.0的modelsim-altera，也是总是未响应，有时候重启电脑，开机后能用了，然后过一段时间又开始未响应了。我后来换用了单独版本的modelsim10.2c。单独版本的麻烦之处是，altera库要自己编译，但也就只需要编译一次，以后就不用管了，反正网上这种教程很多，自己看看学学就会了。单独版本的modelsim的好处是，支持vhdl和verilog混合仿真，这倒不是说你要用两种语言来写程序，但你总有调用ip核的时候吧，有的ip核，比如FIR Compiler II，哪怕你输出文件选择的是Verilog HDL，它生成的文件还是既有vhdl又有verilog的，只是ip核顶层文件是verilog的，我用modelsim-altera就提示不能仿真，用单独版本的modelsim就可以。你以后用到的ip核是否会出现这种情况，这谁说得准呢，为了避免这种不能仿真的情况，还是直接用单独版本比较好。