测试文件不对

测试文件如下：
`timescale 1 us/ 1ns
module mix_module_vlg_tst();
reg CLK;
reg RSTn;                                          
wire Flash_LED;
wire [2:0]  Run_LED;
mix_module i1
(
.CLK(CLK),
.Flash_LED(Flash_LED),
.RSTn(RSTn),
.Run_LED(Run_LED)
);
initial         
begin      
CLK=0;
RSTn=0;
#5000 RSTn=1;         
end     
begin  
#50  CLK=~CLK;
end     
endmodule源程序拷贝到黑金的板子上是对的，可是跟modelsim联调的时候，出来的Flash_LED和Run_LED是红色的?为什么

#50  CLK=~CLK; 前面加always试试

testbench写的问题比较多，第一时钟不能生成，导致其他变量无法变化

时钟是可以生成的，复位信号也是有的，求解?

begin  
#50  CLK=~CLK;
end     
这个你把放在initial语句里，意味着只执行一次，仿真波形是不是clk为一条直线，还有显示红线就表示没有处置（如果是功能仿真）

看错了，
begin  
#50  CLK=~CLK;
end     
这语句就从未执行过

你的代码除了执行复位，什么都没做